全球 AI+IC / AI4EDA 公司、产品与学术研究图谱

研究日期：2026-08-02
研究范围： 基于公开信息，对全球范围内将 AI、机器学习、强化学习、生成式 AI 或智能体用于 IC、SoC、Chiplet、封装、PCB、设计验证、测试、TCAD 与相关工程仿真的公司、产品和代表性学术研究进行梳理。
重要限制： 本文不是商业尽调，也不声称穷尽所有企业和团队。未找到足够公开证据的项目不会凭推测补齐；厂商自行发布的效率、PPA、覆盖率或准确率数据均明确按“厂商口径”处理，不视为独立基准结果。

目录

  1. 核心结论
  2. 研究口径与证据规则
  3. AI4EDA 能力阶段 S1–S5
  4. 部署证据等级 D0–D5
  5. 全球头部 EDA 与工程软件厂商
  6. AI 平台和芯片公司内部实践
  7. 中国 AI4EDA 厂商
  8. 全球 AI4EDA 初创公司
  9. PCB 与电子系统设计相邻赛道
  10. 代表性学术研究
  11. 按芯片设计流程的能力地图
  12. 企业 PoC 与采购评估框架
  13. 当前技术边界与风险
  14. 未纳入核心 AI4EDA 名单的项目
  15. 参考来源

1. 核心结论

1.1 AI4EDA 已形成三类产品

当前公开产品大体可分为三类：

  1. 闭环优化器：以明确目标函数和确定性 EDA 引擎为基础，主要用于 PPA、验证覆盖率、ATPG、模拟电路参数、库表征和多物理场优化。代表产品包括 Synopsys DSO.ai/VSO.ai/TSO.ai/ASO.ai、Cadence Cerebrus、Siemens Solido、概伦电子 NanoDesigner Optimizer。
  2. 工程助手：主要完成文档问答、报告解释、脚本生成、日志分析、知识检索和工具学习。代表产品包括 Keysight EDA Learning Assistant、Ansys Engineering Copilot、华大九天“天问”等。
  3. 智能体工作流：理解目标，规划步骤，调用一个或多个 EDA 工具，分析结果并继续迭代。代表产品包括 Synopsys AgentEngineer、Cadence ChipStack/AgentStack、Siemens Fuse、合见工软 UDA 2.0、ChipAgents、ChipNexus NEX、Chipmind。

1.2 高自主能力不等于高产品成熟度

本文采用两个正交维度：

  • S1–S5：AI 能够做什么；
  • D0–D5：公开证据表明产品部署到什么程度。

一个论文原型可能展示 S4 工具编排，但部署证据仍只有 D1；一个文档助手只有 S1 能力，却可能已经是 D3 正式产品。厂商将产品称为“完全自主”，也不能自动证明它已达到规模生产部署。

1.3 最成熟的仍是受约束闭环优化

从公开证据看，成熟度较高的方向包括：

  • 数字实现 PPA 搜索；
  • 验证空间和回归优化；
  • ATPG/测试空间优化；
  • 模拟电路尺寸与工艺迁移；
  • 标准单元和存储器库表征；
  • TCAD/CAE 代理模型；
  • PCB placement/routing 的受约束优化。

这些任务通常具有明确输入、明确目标函数、可调用的确定性工具、可量化成功判据，以及可控制的计算与 License 预算。

1.4 2026 年“自主工程师”仍多处于发布初期

Synopsys、Cadence 和 Siemens 均在 2026 年公布了更完整的智能体 EDA 工作流，但公开信息中仍大量出现 planned availability、early access、customer evaluation、available in 2026、forthcoming release 和 live demonstration。因此，不应把这些新一代自主工作流与已经有多年生产部署证据的 DSO.ai、Cerebrus、Solido 等同看待。

1.5 LLM 不是黄金签核引擎

可信 AI4EDA 的典型架构应是：

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规格 / 设计知识 / 历史数据
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      LLM / Agent Planner
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    受控的 EDA Tool Broker
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仿真 / Formal / 综合 / STA / P&R /
DRC / LVS / EMIR / SI/PI / TCAD
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  确定性结果校验与约束检查
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     继续迭代或人工审批

AI 可以计划、生成、解释和优化，但最终工程结论仍需要仿真、形式验证、逻辑等价检查、STA、DRC/LVS、寄生参数提取、SI/PI/EMIR、TCAD 或其他经过验证的物理引擎。

2. 研究口径与证据规则

2.1 纳入范围

类别 纳入条件
AI 原生 EDA AI/ML/LLM/Agent 是核心产品能力
AI 增强 EDA 传统 EDA 产品加入学习、预测、生成、推荐或自主优化
Agentic EDA 能规划、调用工具、读取结果并继续执行
AI+物理仿真 与芯片、封装、TCAD、电磁、热、结构相关的代理模型和智能体
AI+电子系统设计 PCB、原理图、BOM 和板级布局布线
芯片公司内部实践 有官方公开信息，但不一定对外销售

2.2 不纳入范围

  • 仅设计 AI 加速器，但没有把 AI 用于设计自动化；
  • 仅提供云 CPU/GPU 或 EDA 计算基础设施；
  • 仅有“智能”“自动化”等宣传语，没有明确 AI 技术或产品功能；
  • 只有融资新闻，没有公开产品、技术或工作流描述；
  • 传统脚本自动化，但没有学习、推理、搜索或智能体能力。

2.3 来源等级

等级 来源类型 使用方式
A 厂商官网、产品页、监管公告、正式论文、官方会议页面 作为主要事实来源
B Reuters、Business Insider、36氪、集微网等媒体 补充融资、合作或官方页面缺失的信息
C 厂商博客、演示稿、营销案例 可证明厂商有该项主张；性能数字按厂商口径处理
U 无法找到足够公开证据 不评级或列入待核实/排除清单

2.4 防止捏造的处理原则

  1. 未找到正式 GA 或可购买证据时，不写成“正式商用”；
  2. 未找到客户、流片或生产部署证据时，不写成“规模应用”；
  3. 厂商称“自主”时，只据此评价公开宣称的功能，不据此推断可靠性；
  4. 融资规模不用于替代产品成熟度判断；
  5. 论文 benchmark 不等同于工业项目；
  6. 不推测未公开的模型、训练数据、客户、工艺节点和 License 模式；
  7. 对无法独立核实的性能、倍数提升和准确率，统一标为厂商口径；
  8. 对同名但含义不同的等级体系分别说明，避免混用。

3. AI4EDA 能力阶段 S1–S5

3.1 学术来源

本文采用 Kangwei Xu、Bing Li、Ulf Schlichtmann 在 DAC 2026 邀请论文中提出的 Evolution Path of LLM Capabilities in Chip Design。

论文信息：

  • K. Xu, B. Li, U. Schlichtmann
  • LLM for EDA in Front-End Design: Challenges and Opportunities
  • 63rd ACM/IEEE Design Automation Conference, 2026
  • DOI：10.1145/3770743.3812057
  • arXiv：2607.09616

论文 Figure 1 给出五个阶段：

阶段 原文名称 原文示例 本文工程解释
S1 Assisting Answer Questions, Interpret Specs, Explain Reports 问答、规格解释、报告解释和辅助建议
S2 Generating Draft HDL Designs, Write Testbenches, Generate Scripts 生成 RTL、testbench、property、脚本或其他设计工件
S3 Verifying Check Coverage, Trace Failures, Debug HDL 读取工具结果，参与覆盖率、失败定位、调试和验证
S4 Coordinating Manage Tools, Share Feedback, Organize Flows 编排多个工具或多个设计阶段，共享上下文和反馈
S5 Autonomy Make Decisions, Reach Targets, Drive Loops 围绕目标自主决策并驱动完整闭环

来源：

3.2 重要声明

S1–S5 是该论文提出的能力演进框架，不是 IEEE、Accellera、ACM 的行业认证标准，也不是 Synopsys、Cadence、Siemens 共同采用的产品成熟度等级。本文使用它，只为描述产品公开展示的最高能力边界。

3.3 评级规则

  • 只问答、不执行工具：通常为 S1；
  • 能生成 HDL、SVA、testbench 或脚本：至少 S2；
  • 能根据仿真、形式验证、覆盖率或综合结果调试：至少 S3；
  • 能跨工具、跨阶段维持上下文并协调工作流：可判 S4；
  • 只有公开描述明确包含自主决策、目标驱动和持续闭环时，才标为 S5 或“S5 目标”；
  • 若只有厂商宣传而无公开技术细节，使用“S4/S5 目标”，而不直接确认 S5。

4. 部署证据等级 D0–D5

D0–D5 是本文为产业研究设计的证据等级，不是行业标准。

等级 名称 公开证据要求
D0 概念/公告 有方向、概念或发布预告，但无可运行产品证据
D1 研究原型 论文、开源代码、实验平台或可复现实验
D2 预览/PoC Demo、Beta、Early Access、客户评估、有限试点
D3 正式产品 有产品页、版本、可用性或商业交付信息
D4 生产部署 多项目、多个客户或大量生产设计的公开证据
D5 Silicon/Production Proven 有明确芯片、流片、硅后或量产证据，且与该 AI 工作流直接相关

D4/D5 不表示 AI 能自动完成整颗芯片。例如 AI 只优化宏布局，而结果进入量产芯片，也可形成限定任务的 D5 证据。厂商只给汇总口径、没有可识别项目时，通常最多谨慎标为 D4。

5. 全球头部 EDA 与工程软件厂商

5.1 Synopsys

产品/计划 主要任务 S 阶段 D 等级 公开证据与限制
DSO.ai 数字实现设计空间探索，优化 PPA/QoR S3–S4 D4 2020 年推出；官方称使用强化学习；官方曾公布 100 个生产 tapeout 里程碑，属于厂商汇总口径
VSO.ai 验证空间优化、覆盖率闭环、回归和根因分析 S3–S4 D3–D4 有正式产品页，公开称可自主达到覆盖率目标；客户规模需逐案核实
TSO.ai 测试空间优化、ATPG pattern 数和周转时间优化 S3–S4 D3 正式产品页，公开描述为自主搜索测试空间
ASO.ai 模拟/混合信号设计、实现、验证和 IP 迁移 S3–S4 D3 正式产品页，强调知识复用和节点迁移
Design.da 设计数据可视化、机器智能分析和 signoff closure S1–S3 D3 正式产品页；核心是数据分析和决策辅助
Synopsys.ai 生成式/协作能力 专家问答、RTL/testbench/formal collateral 生成 S1–S2 D3 官方投资者资料和产品组合页面有公开描述
AgentEngineer / Autonomous Engineering Workflows 从验证计划到 coverage closure、debug；实现和多物理场工作流 S4/S5 目标 D2 2026 年公告仍出现 H2 2026、evaluation 等可用性描述
Microsoft Discovery 联合工作流 Debug closure 和 implementation/QoR closure S4/S5 目标 D2 AMD 参与评估；周期改善为合作方口径

主要来源：

5.2 Cadence

产品/计划 主要任务 S 阶段 D 等级 公开证据与限制
Cerebrus Intelligent Chip Explorer 数字实现 PPA/QoR 搜索 S3–S4 D4 正式产品，已有多年客户案例和生产使用声明
Cerebrus AI Studio 多 block、多用户和 SoC 级 AI 优化复用 S3–S4 D3–D4 正式产品页；生产规模数字主要来自 Cadence
Verisium 回归管理、覆盖率分析、失败聚类、调试 S2–S3 D4 已正式发布并与 Cadence 验证平台集成
ChipStack AI Super Agent RTL、testbench、验证计划、回归、formal、debug S4/S5 目标 D2–D3 2026 年产品页已存在；部分高级自主能力按早期访问/逐步发布理解
AgentStack 跨数字、模拟、物理设计和系统设计的智能体编排 S4/S5 目标 D2 2026 年公布的 orchestration framework
ViraStack 定制/模拟设计智能体 S4 目标 D2 2026 年公布，公开生产证据有限
InnoStack 数字实现与 signoff 智能体 S4/S5 目标 D2 2026 年公布，公开生产证据有限
AuraStack PCB 和先进封装自主设计 S4/S5 目标 D2 官方写明 2026 年可用，不等同于规模部署
Virtuoso Studio AI 能力 模拟/定制 IC 设计与版图辅助 S2–S3 D3–D4 正式产品体系，有客户采用信息
Optimality IC、封装、PCB 和系统多学科优化 S3–S4 D3 受约束优化，不是自由式 LLM

Cadence 在 2026 年新闻稿中使用了 Level-5 autonomy。这是 Cadence 自身产品叙事，不能与 Xu 等论文中的 S5 视为同一认证，也不能据此自动推断 D4/D5。

主要来源：

5.3 Siemens EDA

产品/计划 主要任务 S 阶段 D 等级 公开证据与限制
Fuse EDA AI System/Fuse Agent 跨 Catapult、Questa、Veloce、Aprisa、Solido、Calibre 等工具编排 S4/S5 目标 D2 2026 年发布；强调 MCP 架构和 self-verifying workflow
Questa One Agentic Toolkit Testbench、验证、debug 和 RTL signoff 工作流 S3–S4 D2–D3 有产品页和发布信息；完整规模部署证据有限
Solido Design Environment 模拟/定制 IC 变异感知分析和统计优化 S3 D4 成熟产品线，机器学习能力已有多年
Solido Characterization Agentic AI 标准单元、存储器和定制 IP 表征 S3–S4 D2–D3 2026 年新增生成式/智能体能力
Solido Layout Analyzer 后仿版图效应分析、自然语言查询、建议和报告 S1–S3 D2–D3 2026 年 DAC 发布；需区分发布与规模生产
Aprisa/Calibre + Fuse 实现、signoff、物理验证工作流 S4 目标 D2 Agent 编排传统确定性执行引擎

主要来源：

5.4 Ansys（现属于 Synopsys）

产品 任务 S 阶段 D 等级 判断
Ansys SimAI 从高保真仿真数据训练代理模型并快速预测 S3 D3 正式产品；适合大量设计候选筛选
Ansys GeomAI 从参考几何生成和评估新设计 S2–S3 D2–D3 2026 R1 新能力
Engineering Copilot 产品、物理和工程知识问答 S1 D3 2025 R2 已提供，部分产品继续扩展
Mesh Agent 网格问题识别和修复 S3 D2 2026 R1 新智能体能力
Discovery Validation Agent 检查仿真设置和工程问题 S3 D2 2026 R1 新能力
optiSLang + SimAI DOE、敏感性、代理模型和优化 S3–S4 D3 受约束工程优化

来源：

5.5 Keysight EDA

产品 任务 S 阶段 D 等级 公开证据
EDA Learning Assistant for ADS ADS 工具和应用知识问答 S1 D3 官方称随 ADS 2026 Update 1 提供
EDA Copilot 相关能力 更深层工具操作辅助 S1–S2 D2 部分功能处于 early access
Device Modeling MBP ML Toolkit/Optimizer 紧凑模型参数提取和优化 S3 D3 2026 正式发布 ML Toolkit
IC-CAP ML Optimizer 器件模型参数提取 S3 D3 有正式版本信息
Python API + 外部 AI/ML 程序化仿真、优化和数据工作流 S2–S4 D3 API 是集成基础，不等同于自主 Agent

来源：

5.6 Zuken

产品 任务 S 阶段 D 等级 公开证据
CR-8000 AIPR PCB placement and routing S3–S4 D3 AIPR 是 CR-8000 产品线组成部分
AI-assisted Place-and-Route 2025 第一阶段 AI 布局布线自动化 S3 D3 CR-8000 2025 版本公开列出

来源：

6. AI 平台和芯片公司内部实践

6.1 NVIDIA

项目 能力 S 阶段 D 等级 说明
ChipNeMo 芯片领域 LLM、工程问答、EDA 脚本生成、bug 摘要 S1–S2 D1/内部实践 原始论文公开；不是通用商业 EDA 套件
PhysicsNeMo for TCAD 神经算子、GNN、Transformer、PINN 等构建 TCAD 代理模型 S3 D2–D3 与传统 TCAD 联合使用；不可无条件替代黄金 TCAD
NeMo Gym/OpenShell/Nemotron/Agent Toolkit 为 EDA Agent 提供训练、模型和受控运行环境 平台 D2–D3 为多家 EDA 厂商合作提供基础设施

来源：

6.2 Google DeepMind：AlphaChip

AlphaChip 使用深度强化学习进行宏单元布局，并通过历史设计预训练。Google DeepMind 公开称其用于多代 Google TPU，并进入实际芯片设计流程。

项目 S 阶段 D 等级 判断
AlphaChip S3–S4 D5（限定宏布局任务） 有明确内部芯片应用证据，但不代表自主完成整颗芯片

来源：

arXiv:2411.10053 的 That Chip Has Sailed 是 AlphaChip 作者针对争议所写的回应/评论，不是中立综述，应与原论文、开源实现和复现/批评材料一起阅读。

6.3 Intel

Intel 官方材料披露了热传感器放置、信号完整性分析、故障分析、floorplan optimizer、测试用例智能采样、架构预测和板级元件放置等内部工具。

项目 S 阶段 D 等级 判断
Intel 内部 Augmented Intelligence 工具 S2–S4 D4（内部实践） 官方材料给出工程使用案例，但多数不对外销售
ROHD + AI Agent 实验 S2–S3 D1–D2 基于 Dart/ROHD、测试驱动和仿真反馈的工程实验

来源：

6.4 Microsoft Discovery

Microsoft Discovery 是面向研发的 Agentic R&D 平台。与 Synopsys 的合作覆盖芯片 debug closure、implementation/QoR closure、多智能体计划和工具调用，并由 AMD 参与评估。

项目 S 阶段 D 等级
Microsoft Discovery + Synopsys 工作流 S4/S5 目标 D2

来源：

7. 中国 AI4EDA 厂商

7.1 华大九天

华大九天 2025 年年度报告是监管公告，公开列出多项 AI+EDA 能力。

产品/能力 任务 S 阶段 D 等级 公开证据
Vision 晶圆/显示工艺图像处理和诊断 S3 D3–D4 年报披露产品和应用
Vision ID 晶圆轮廓提取与量测 S3 D3 年报披露；效率数字为公司口径
Vision HP 晶圆轮廓预测 S3 D3 年报披露；误差数字为公司口径
Aether Coder/PyAether API 搜索、自然语言代码生成和 EDA 开发辅助 S1–S2 D2–D3 年报披露
ArgusFPD Triage AI 物理验证错误分类和筛选 S3 D3 年报披露；准确率/吞吐为公司口径
Hima EMIR AI 相关能力 电源完整性/可靠性风险分析 S3 D2–D3 年报和产品体系披露
“天问” 技术支持大模型问答 S1 D3 年报披露

来源：

7.2 合见工软

合见工软官方将 UDA 2.0 描述为基于自研 EDA 架构的 Agentic AI 工具，可完成自然语言理解设计意图、RTL 生成、代码检查、逻辑综合和性能评估、功能验证、调试和迭代优化。

产品 S 阶段 D 等级 判断
UDA 1.0 S2–S3 D3 官方称已在 IC 企业和研究机构部署；客户明细有限
UDA 2.0 S4/S5 目标 D2–D3 2026 年正式发布并有产品页；规模生产证据仍需更多公开案例

来源：

7.3 芯和半导体

芯和半导体 2026 年发布 XAI 多智能体框架，公开描述企业 EDA 知识库和自然语言交互、电路/系统参数优化、电磁热多物理场结果预测，以及 PDK、器件、模型和 IP 建模辅助。

产品 S 阶段 D 等级 判断
XAI 多智能体平台 S3–S4 D2–D3 已有正式发布和产品体系页面；客户规模和通用性待核实
射频 EDA 多智能体方法 S3–S4 D2 公开会议演讲和厂商材料
AI 多物理场预测/优化 S3 D2–D3 需用实际误差和适用域评估

来源：

7.4 概伦电子

产品 任务 S 阶段 D 等级
NanoDesigner Optimizer 模拟、RF、存储器和显示电路参数优化 S3 D3

公开页面明确写有多种算法和新的 AI-based algorithm、自动优化器件参数，以及与仿真器结合的电路优化。

来源：

7.5 国微芯

产品 任务 S 阶段 D 等级 判断
EsseFormal AI Assistant 形式验证平台知识和使用辅助 S1 D3 正式产品页列出
AI + 形式验证能力 特征提取、验证模型生成和流程加速 S2–S3 D2–D3 官方新闻介绍；效果为厂商口径
EsseFPV/EsseFECT/EsseRDC 等 确定性形式验证执行引擎 非 AI 核心 D3 AI 助手/工作流的验证底座

来源：

7.6 芯华章

2026 年公开报道显示，芯华章发布 X-IS 系列，包括 X-IVS 智能验证系统和 X-IDS 智能设计系统，并以“证据闭环”为核心，把 AI Agent 与仿真、调试、形式验证和系统设计工具结合。

产品/体系 S 阶段 D 等级 证据限制
X-IS/X-IVS/X-IDS S3–S4 D2 主要来源为集微网、电子工程媒体和会议报道；未检索到内容同等完整的官方产品页
GalaxSim 3.0 Plus 等执行工具 传统/硬件仿真底座 D3 与智能体结合的生产规模需另行验证

来源：

因此，本文不给 X-IS 直接判定 D3/D4。

7.7 智维创芯

公开信息显示，ChatDV 聚焦数字芯片验证，覆盖测试生成、SVA/断言生成、参考模型构建和自动调试。

产品 S 阶段 D 等级 证据限制
ChatDV S2–S3 D2–D3 国家 EDA 技术创新中心有产品页面；合作和商业化信息主要来自 36氪及媒体
iTest/iSVA/iModel/iDebug 等模块 S2–S3 D2 模块名主要来自公司/媒体披露，采购时需逐项确认版本和交付范围

来源：

媒体报道的“10 倍”等数字不作为独立验证结果。

7.8 培风图南

培风图南的核心产品是 Mozz TCAD。公开信息能够确认 3D 工艺和器件仿真、DTCO、Spice 模型提取、三维结构生成和寄生参数抽取；公司同时在布局 AI 辅助设计和虚拟晶圆厂。

产品/方向 S 阶段 D 等级 判断
Mozz TCAD 传统仿真能力 非 AI 核心 D3–D4 有商用和晶圆厂供应链报道
AI TCAD/虚拟晶圆厂方向 S3–S4 目标 D1–D2 官方新闻显示研发和发布方向，但产品细节不足，不能判定正式商用

来源：

8. 全球 AI4EDA 初创公司

8.1 ChipAgents / Alpha Design AI

公开能力包括 RTL 开发、规格理解、testbench 和验证 collateral、regression orchestration、debug/root-cause analysis，以及与现有 EDA 工具和设计环境集成。

S 阶段 D 等级 判断
S3–S4 D2–D3 有正式产品页面和客户/合作活动；生产规模主要由公司和媒体披露

来源：

融资只能说明资本和产业合作信号，不能证明产品正确性。

8.2 ChipNexus（原 PrimisAI）

2026 年公开发布 NEX，描述能力包括 RTL 生成和重构、仿真配置与执行、验证失败调查、综合和物理实现工具编排，以及日志、波形、时序、功耗和版图报告分析。

产品 S 阶段 D 等级
NEX S4 D2

来源：

发布稿中的性能倍数属于公司口径。

8.3 Chipmind

官方页面描述其 Agent 理解设计数据库，具备 flow-aware、SoC-wide 上下文，能够规划并执行 EDA 工作流，并强调无特定工具锁定。

S 阶段 D 等级
S4 目标 D2

来源：

8.4 Astrus

Astrus 聚焦模拟 IC 版图自动化，公开描述为物理感知、基于仿真和半导体物理的学习，以及自动生成和探索大量模拟版图。

S 阶段 D 等级
S2–S3 D2

来源：

8.5 Axiomatic AI

Axiomatic AI 的 Lemma 和 verified AI operators 覆盖 photonics、electronics、thermal、mechanics、signal analysis，以及数学和物理推导验证。其重点是形式证明和可验证计算，而不是完整数字 IC EDA 套件。

S 阶段 D 等级 判断
S1–S3 D2 官网明确写明 closed beta；属于工程 AI 相邻平台

来源：

9. PCB 与电子系统设计相邻赛道

PCB/电子系统不是严格意义上的 IC EDA，但与 AI+电子设计自动化直接相关。

公司/产品 主要任务 S 阶段 D 等级 备注
Quilter 物理驱动 PCB placement/routing S3–S4 D3 支持 Altium、Cadence、Siemens、KiCad 输入；公司公开了实板项目
Circuit Mind 从系统需求生成架构、原理图、BOM 和器件选择 S2–S3 D3 正式在线产品
Flux.ai 浏览器协同 ECAD、AI 问答、元件选择和自动布局 S1–S3 D3 更适合中小复杂度和协同设计
CELUS 功能架构、器件选择、原理图和 BOM 自动化 S2–S3 D3 正式平台
Diode Computers Code-to-PCB、AI 辅助设计和制造服务 S2–S4 D2–D3 产品和客户信息主要来自媒体与公司
JITX Code-based electronics 和生成式硬件设计 S2–S3 D3 核心是代码化设计；其博客对 LLM 能力保持谨慎
Zuken AIPR PCB placement/routing S3–S4 D3 见前文
Cadence AuraStack PCB/先进封装智能体 S4/S5 目标 D2 2026 年逐步发布

来源：

10. 代表性学术研究

本节是代表性图谱，不是论文全集。论文的 S 阶段表示其展示的能力，D1 表示研究原型，不代表工业生产可用。

10.1 综述和能力框架

论文 年份 贡献
LLM for EDA in Front-End Design: Challenges and Opportunities 2026 提出 S1–S5 能力演进路径，讨论前端生成、验证、HLS 和 Agentic EDA
The Dawn of Agentic EDA 2025 综述 Agentic EDA、前后端协同、跨阶段反馈和安全问题
Large Language Models for EDA 2025 综述 LLM 在硬件设计、验证和优化中的应用
A Survey of Research in LLMs for EDA 2025 总结模型、数据、定制方法、任务和挑战
That Chip Has Sailed 2024 AlphaChip 作者针对争议的回应；不是中立综述

来源：

10.2 领域模型、知识和设计数据

论文/项目 年份 核心内容 S 阶段 D 等级
ChipNeMo 2023 领域继续预训练、领域 tokenizer、RAG；问答、脚本和 bug 摘要 S1–S2 D1
ChipMind 2025 面向长规格和芯片设计知识的图结构/长上下文方法 S1–S2 D1
AiEDA Design-to-Vector 2025 设计数据抽取、标准化和向量化基础设施 支撑层 D1

来源：

10.3 规格/自然语言到 RTL

论文 年份 方法和贡献 S 阶段 D 等级
VeriGen 2023 在 Verilog 数据上微调代码模型，提高 HDL 生成能力 S2 D1
AutoChip 2023 使用编译/仿真反馈迭代修复 RTL S2–S3 D1
GPT4AIGChip 2023 通过示例增强 prompt 生成 AI 加速器 RTL S2 D1
VerilogCoder 2024 多智能体、图规划和 AST/波形追踪 S2–S3 D1
MAGE 2024 多智能体 RTL 生成、testbench 和调试 S2–S3 D1
Spec2RTL-Agent 2025 多智能体解析复杂规格并生成 RTL S2–S4 D1
ArchCraft 2025 从论文/架构描述生成可综合 Verilog，并联合评估 PPA S2–S3 D1
LEGO 2026 Skill-based 前端设计生成平台 S2–S4 D1
HORIZON 2026 对无人值守 RTL 生成进行更严格评测，结论仍较谨慎 S2–S3 D1

来源：

10.4 验证、调试和形式验证

论文/基准 年份 主要贡献 S 阶段
FVDebug 2025 融合 counterexample、波形、RTL 和规格进行形式验证失败分析和修复 S3
Phoenix-bench 2026 511 个 Verilator 实例，评估真实仓库导航、层次定位和修复 评测 S3–S4
VeriRAG 2026 知识图谱增强 RAG，同时生成 RTL 和 SVA S2–S3
RTL-OPT 2026 同时评价功能正确性和 PPA 优化，而非只看语法 评测 S2–S3
CorrectBench/相关 testbench 工作 2024–2026 评估 testbench 生成、故障检出和反馈闭环 S2–S3

来源：

10.5 端到端 EDA Agent 和工具编排

论文/项目 年份 主要贡献 S 阶段 D 等级
ChatEDA 2023 AutoMage + EDA executors，任务分解、脚本生成和 RTL-to-GDSII 流程执行 S4 D1
AiEDA Agentic Framework 2024 使用开源工具展示概念到 GDSII 的多智能体 ASIC 流程 S4 D1
ORFS-Agent 2025 Agent 调优 OpenROAD-flow-scripts 参数和 QoR S3–S4 D1
MCP4EDA 2025 通过 MCP 接入 Yosys、Icarus、OpenLane、GTKWave、KLayout S4 D1
FluxBench/FluxEDA 2026 统一评价 RTL 生成、修复、综合、P&R、ECO，引入 Token ROI 评测 S3–S4 D1

来源：

10.6 物理设计

论文/项目 年份 任务 S 阶段 D 等级
AlphaChip 2020–2024 宏单元布局强化学习 S3–S4 D5（限定任务）
TransPlace 2025 学习式全局布局 S3 D1
DiffPlace 2025 扩散模型生成和迁移 placement S2–S3 D1
ORFS-Agent 2025 工具反馈驱动后端参数优化 S3–S4 D1

来源：

10.7 模拟电路和 TCAD

论文/项目 年份 任务 S 阶段
AutoCkt 2020 深度强化学习优化模拟电路，结合布局寄生 S3
AI-Powered Agile Analog Circuit Design and Optimization 2025 多目标贝叶斯优化和系统级协同优化 S3
PhysicsNeMo TCAD 2025–2026 神经算子等代理模型加速工艺/器件仿真 S3
Astrus 路线 商业研发 物理感知模拟版图生成和优化 S2–S3

来源：

10.8 PCB 研究

论文 年份 任务 S 阶段
PCBSchemaGen 2026 LLM + 约束引导 + datasheet KG 生成 PCB 原理图 S2–S3
pcbGPT 2024–2025 面向 PCB 设计的 LLM/Agent 方法 S2–S3
SchGen 2025 原理图生成和验证 S2–S3

来源：

11. 按芯片设计流程的能力地图

流程阶段 商业产品/公司 代表性研究 当前判断
规格理解 ChipStack、ChipAgents、ChipNexus、UDA、Chipmind ChipNeMo、Spec2RTL-Agent S1/S2 已较普遍；复杂规格一致性仍困难
架构探索 ChipNexus、Microsoft Discovery ArchCraft、GPT4AIGChip 公开工业基准不足
RTL 生成 ChipStack、ChipAgents、UDA、ChatDV、X-IDS VeriGen、AutoChip、VerilogCoder、MAGE、LEGO 小模块进展快；大规模层次化 RTL 仍有差距
Testbench/SVA ChipStack、ChipAgents、ChatDV、Questa Agentic MAGE、VeriRAG、CorrectBench 必须评估 bug detection，而不只是代码编译
仿真与回归 Verisium、VSO.ai、Questa、UDA、X-IVS FVDebug、Phoenix-bench 回归分析是较现实的先行场景
形式验证 Jasper/ChipStack、Questa、EsseFormal、X-IVS FVDebug、VeriRAG Property 正确性、vacuity 和完备性是关键
综合/PPA DSO.ai、Cerebrus、UDA、ChipNexus ORFS-Agent、RTL-OPT 受约束闭环成熟度较高
Floorplan/P&R DSO.ai、Cerebrus、Aprisa/Fuse AlphaChip、TransPlace、DiffPlace 商业工具和论文算法均活跃
STA/签核 AgentStack、InnoStack、Fuse + 传统签核工具 FluxBench AI 负责编排，结论依赖确定性引擎
模拟/定制 IC ASO.ai、Virtuoso Studio、Solido、NanoDesigner、Astrus AutoCkt 闭环优化可行，自由式 LLM 仍受限
DFT/测试 TSO.ai、Tessent/Fuse 测试优化研究 目标函数清晰，适合 AI 搜索
3D IC/封装 3DSO.ai、AuraStack、Optimality、Fuse、Ansys 多物理场研究 数据和工具协同是主要门槛
TCAD PhysicsNeMo、Mozz 方向、华大 Vision PINN/神经算子 必须限制代理模型外推范围
PCB AuraStack、Zuken、Quilter、Circuit Mind、CELUS、Flux PCBSchemaGen 发展迅速，复杂板和制造约束仍需人工把关

12. 企业 PoC 与采购评估框架

12.1 推荐试点顺序

第一阶段：只读和低风险任务

  • EDA 文档问答；
  • 日志、报告和波形摘要；
  • Regression 失败聚类；
  • 历史 bug 检索；
  • Tcl/Python/Shell/SKILL 脚本草稿。

第二阶段：可自动校验的生成任务

  • Testplan 草稿；
  • SVA 草稿；
  • UVM sequence/test skeleton；
  • RTL 小模块；
  • 约束模板；
  • 仿真和综合脚本。

第三阶段：闭环优化

  • Coverage closure；
  • 回归测试选择；
  • PPA 参数搜索；
  • 模拟参数优化；
  • 库表征；
  • TCAD/CAE 代理模型筛选。

第四阶段：跨工具智能体

  • 规格到 RTL；
  • RTL 到验证闭环；
  • RTL 到综合/P&R；
  • ECO；
  • 多物理场联合优化。

不建议第一个 PoC 就选择完整 SoC 自动生成、无人值守 tapeout、自动修改 signoff waiver，或自动修改低功耗、CDC/RDC、时钟复位和安全关键逻辑。

12.2 数据集

至少建立：

  1. 历史已结项项目：有稳定 RTL、完整回归、coverage、bug 和修复记录、签核结果；
  2. 盲测项目：模型和 RAG 未接触答案，防止训练或检索泄漏；
  3. 异常场景：License denial、LSF/Slurm pending、工具 crash、NFS 延迟、波形缺失、constraint 错误、规格不完整和工具版本不一致。

12.3 指标

功能正确性

  • compile/elaboration pass rate；
  • simulation pass rate；
  • formal proof、bounded proof、vacuity；
  • UVM regression pass rate；
  • assertion precision/recall；
  • 新增 bug 数；
  • lint/CDC/RDC/LEC 问题。

验证效率

  • Coverage closure 时间；
  • 失败聚类纯度；
  • RCA Top-1/Top-3；
  • 平均定位和修复时间；
  • 无效重跑次数。

QoR

  • WNS/TNS；
  • area、power、congestion；
  • DRC/LVS；
  • IR drop/EM；
  • ATPG pattern count；
  • 测试覆盖率；
  • TCAD/CAE 误差。

成本

  • LLM token/API；
  • GPU；
  • CPU-hours、memory-hours；
  • EDA feature-hours；
  • 存储和波形传输；
  • 私有部署、模型升级和平台运维。

稳定性

  • 相同输入可重复率；
  • 工具调用成功率；
  • timeout/retry 和死循环；
  • 任务恢复率；
  • 人工接管比例。

12.4 建议架构

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Engineer / CI / Portal
          |
          v
   Agent Gateway
   - SSO/MFA
   - RBAC/ABAC
   - Project isolation
   - Data policy
          |
          v
 Planner / Domain Agent
          |
   +------+------+
   |             |
   v             v
Project RAG   Tool Broker
              - allowlist
              - schema validation
              - budget
              - timeout
              - approval gate
                    |
                    v
          Isolated Workspace
          LSF/Slurm Queue
                    |
                    v
       Deterministic EDA Engines
                    |
                    v
         Validator / Audit Store

12.5 安全要求

  • 默认只读；
  • Agent 不持有 root；
  • Agent 不直接持有 License Server 管理权限；
  • 项目独立知识库、密钥、workspace、Unix group 和队列；
  • 命令和参数白名单，禁止任意 shell；
  • 对 RTL、constraint、waiver、PDK、GDS 的写入设置审批；
  • 模型、prompt、RAG 数据和工具版本可追溯；
  • 支持关闭 Agent 并回退传统 flow；
  • 明确厂商是否使用客户数据训练模型；
  • 明确遥测、日志保留和跨境数据处理。

13. 当前技术边界与风险

13.1 语法正确不等于设计正确

一个 RTL 可以编译通过、通过少量测试甚至完成综合，但仍可能在时钟边界、非阻塞赋值语义、并发事件、reset sequence、FSM corner case、backpressure、协议顺序、X propagation、低功耗状态和 CDC/RDC 方面错误。

13.2 Testbench 生成存在“自证偏差”

如果同一个模型同时生成 RTL 和 testbench，可能出现两者对规格产生相同误解、testbench 只验证模型自己的实现、缺少 corner case、assertion vacuous，或 coverage 看似提高但没有增加有效检查。

13.3 工具调用错误会被放大

Agent 可能使用错误工具版本或不存在的参数、误读 warning/error、覆盖已有结果、在错误 workspace 执行、因 License denial 无限重试、占用大量 LSF/Slurm 和 License 资源，或修改不应修改的 waiver/constraint。

13.4 代理模型有适用域

TCAD、热、电磁和结构代理模型必须记录训练参数范围、工艺节点、几何范围、材料、边界条件、误差、外推检测和黄金仿真抽检比例。训练范围外的快速结果不能当作 signoff。

13.5 厂商倍数不能直接横向比较

“10×、40×、50×”可能分别计算模型运行时间、单任务周转、人工工时、覆盖率、设计候选数量，且项目复杂度和硬件不同。采购时应统一成：

每个通过企业验收门槛的工程结果，其总人力、算力和 License 成本。

14. 未纳入核心 AI4EDA 名单的项目

14.1 AWS Graviton5

AWS Graviton5 可作为 EDA 计算基础设施，但公开资料不能证明其本身是 AI4EDA 算法或 EDA Agent 产品。因此归为 enabling infrastructure，不纳入核心产品评级。

14.2 Baya Systems

Baya Systems 的 WeaverPro 主要用于 NoC/Chiplet 架构探索、正确性构造和物理感知设计自动化。公开信息没有足够明确证据证明其核心是 AI/ML/LLM，因此暂归类为高级设计自动化和 AI 芯片/Chiplet 设计相邻基础设施。

来源：

14.3 九同方 eWave

公开官网主要介绍电磁和电路仿真，尚未发现足够明确的 AI/ML/Agent 产品说明，因此暂不纳入 AI4EDA 核心名单。

来源：

15. 参考来源

15.1 能力阶段和学术框架

  1. Xu, Li, Schlichtmann, arXiv:2607.09616
  2. 论文 PDF
  3. DOI: 10.1145/3770743.3812057
  4. DAC 2026 Research Topics

15.2 国际厂商

  1. Synopsys AI-powered EDA
  2. Synopsys Autonomous Engineering
  3. Cadence ChipStack
  4. Cadence Agentic AI
  5. Siemens Fuse
  6. Siemens DAC 2026
  7. Ansys AI
  8. Keysight EDA AI
  9. Zuken AI PCB

15.3 中国厂商

  1. 华大九天 2025 年年度报告
  2. 合见工软 UDA 2.0
  3. 合见工软 UDA 产品页
  4. 芯和 XAI
  5. 概伦 NanoDesigner Optimizer
  6. 国微芯 EsseFormal
  7. 芯华章 X-IS 报道
  8. ChatDV
  9. 培风图南新闻中心

15.4 初创和相邻电子设计

  1. ChipAgents
  2. ChipNexus/PrimisAI
  3. Chipmind
  4. Astrus
  5. Axiomatic AI
  6. Quilter
  7. Circuit Mind
  8. Flux
  9. CELUS
  10. JITX

15.5 论文

  1. ChipNeMo
  2. ChatEDA
  3. AutoChip
  4. AiEDA
  5. ORFS-Agent
  6. VerilogCoder
  7. VeriGen
  8. GPT4AIGChip
  9. Spec2RTL-Agent
  10. ArchCraft
  11. FVDebug
  12. TransPlace
  13. DiffPlace
  14. FluxBench
  15. Phoenix-bench
  16. RTL-OPT
  17. PCBSchemaGen
  18. AutoCkt

附录 A：快速评级总表

S 表示能力阶段；D 表示公开部署证据。区间表示公开信息不足以精确收敛到单一级别。

公司/项目 产品 S 阶段 D 等级
Synopsys DSO.ai S3–S4 D4
Synopsys VSO.ai S3–S4 D3–D4
Synopsys TSO.ai S3–S4 D3
Synopsys ASO.ai S3–S4 D3
Synopsys AgentEngineer S4/S5 目标 D2
Cadence Cerebrus S3–S4 D4
Cadence Verisium S2–S3 D4
Cadence ChipStack S4/S5 目标 D2–D3
Cadence AgentStack S4/S5 目标 D2
Cadence AuraStack S4/S5 目标 D2
Siemens Fuse S4/S5 目标 D2
Siemens Questa One Agentic Toolkit S3–S4 D2–D3
Siemens Solido ML S3 D4
Ansys SimAI S3 D3
Keysight EDA Learning Assistant S1 D3
Keysight ML Modeling Toolkit S3 D3
Zuken AIPR S3–S4 D3
NVIDIA ChipNeMo S1–S2 D1/内部
NVIDIA PhysicsNeMo TCAD S3 D2–D3
Google AlphaChip S3–S4 D5（限定任务）
Intel 内部 AI 工具 S2–S4 D4（内部）
华大九天 Vision 系列 S3 D3–D4
华大九天 Aether Coder S1–S2 D2–D3
合见工软 UDA 2.0 S4/S5 目标 D2–D3
芯和半导体 XAI S3–S4 D2–D3
概伦电子 NanoDesigner Optimizer S3 D3
国微芯 EsseFormal AI Assistant S1 D3
芯华章 X-IS/X-IVS/X-IDS S3–S4 D2
智维创芯 ChatDV S2–S3 D2–D3
培风图南 AI TCAD 方向 S3–S4 目标 D1–D2
ChipAgents Agentic Environment S3–S4 D2–D3
ChipNexus NEX S4 D2
Chipmind Agents S4 目标 D2
Astrus Analog Layout AI S2–S3 D2
Axiomatic Lemma S1–S3 D2
Quilter PCB Layout S3–S4 D3
Circuit Mind Schematic/BOM S2–S3 D3
ChatEDA 论文原型 S4 D1
AiEDA 论文原型 S4 D1
ORFS-Agent 论文原型 S3–S4 D1
FluxBench 评测框架 评测 S3–S4 D1

附录 B：最终判断

截至 2026 年 8 月，AI4EDA 已不是单纯研究概念，但“全自主芯片工程师”尚未被公开证据证明为普遍成熟能力。

  1. S1/S2 已经广泛产品化；
  2. S3 在验证、调试、PPA、模拟优化、测试和物理代理模型中已有实用价值；
  3. S4 正在快速进入产品，但部署证据差异很大；
  4. S5 主要是产品目标、厂商演示或限定任务的自主闭环；
  5. 除 AlphaChip 等限定任务外，尚无公开证据证明通用 AI Agent 可以独立完成复杂 SoC 从规格到量产的全过程；
  6. 企业采购应优先评价可验证结果、总成本、安全、可审计性和失败回滚，而不是只评价模型大小或宣传中的效率倍数。