在 Cadence Quantus (原 QRC) 寄生抽取流程中，Extraction 标签页下的配置直接决定了生成网表的层级结构与端口定义。近期在支持过程中，有用户询问：如果只勾选 “Split Pins” 而不勾选 “Enable HRCX”，具体会有什么作用？
通过查阅 Cadence Support 文档（如 Article 20286880）和用户手册，本文对这一特定组合的物理意义及应用场景进行了深入调研。
1. 核心选项功能解析
在进入组合分析前，我们首先明确这两个选项的独立作用：
Enable HRCX (Hierarchical Extraction)
- 作用：启用层级抽取模式。
- 行为：Quantus 会识别设计中的子电路（hcells），并将其作为独立的 subcircuit 进行寄生参数抽取。
- 优点：网表体积小，保持了与原始设计一致的层级关系，便于后续层级化仿真。
Split Pins
- 作用：控制同名但物理位置不同的引脚（Pins）的处理方式。
- 行为：当一个 Net 在物理布局上有多个独立的引脚接点时，勾选此项会强制 Quantus 在网表中保留所有这些接点，而不是将它们合并为一个单一端口。
- 参数控制：对应 QRC 命令中的
?splitPins或环境变量split_feedthrough_pins。
2. 组合行为：只勾选 “Split Pins” (HRCX=OFF)
当 Enable HRCX 未勾选（即执行 Flat/打平抽取），但勾选了 Split Pins 时，Quantus 的行为表现如下：
1) 抽取模式：全打平 (Flat)
由于 HRCX 关闭，Quantus 会忽略所有中间层级，将整个芯片或模块视为一个连续的物理网路进行建模。
2) 引脚处理：保留物理独立性
- 默认情况 (Split Pins 关闭)：对于顶层的 VDD 网路，即使你在版图上放置了 100 个引脚接点，Quantus 在生成的网表中通常只会保留一个名为
VDD的端口（随机选择一个物理位置），将其余 99 个接点视为内部节点（Internal Nodes）。 - 开启后 (Split Pins 开启)：Quantus 会强制保留所有 100 个接点作为网表的 Port。为了避免名称冲突，它会自动为同名引脚添加后缀（例如
VDD,VDD%1,VDD%2…VDD%99）。
3. 为什么需要这种配置？ (主要应用场景)
这种“打平抽取 + 保留引脚”的组合，几乎是 EMIR (Electromigration & IR Drop) 分析 的标准配置。
EMIR 仿真的精确性需求
在进行全芯片电源网路分析时，仿真器（如 Voltus 或 Spectre）需要知道电流是从哪些具体的物理点注入的。
- 如果引脚被合并，仿真器可能认为所有电流都通过单一入口进入，导致该点附近的 IR Drop 虚高，而远端电流分布不准。
- Split Pins 确保了网表中的端口与版图上的物理接点一一对应，允许仿真器根据实际的阻抗路径计算电流分布。
顶层连接验证 (LVS/Netlist Match)
某些复杂的 SoC 顶层流程要求导出的网表必须包含所有物理连接器，以便于外部系统集成或特定的连通性检查。
4. 总结与建议
| 配置组合 | 抽取层级 | 端口表现 | 典型用途 |
|---|---|---|---|
| HRCX=Off, SplitPins=Off | Flat | 同名引脚合并为一个 Port | 常规后仿 (关心速度) |
| HRCX=Off, SplitPins=On | Flat | 保留所有同名物理引脚 (后缀区分) | EMIR 分析、高精度 IR Drop |
| HRCX=On, SplitPins=On/Off | Hierarchical | 层级化保留，受 hcell 定义约束 | 大规模层级设计复用 |
最佳实践建议：
- 如果你正在准备跑 Voltus 或进行 Power Integrity 分析，请务必勾选 Split Pins。
- 如果只是为了普通的性能仿真（如时序、增益），建议关闭 Split Pins 以减小网表复杂度，提高仿真器加载速度。
5. 参考资料
- Cadence Support Article 20286880: How to extract several pins with same name in Quantus?
- Quantus User Guide: Extraction Tab - Parasitic Extraction Options.
- Quantus QRC Tool Manual: Specifying Net Selection and Pin Management.
