调研日期：2026-08-19
范围：产品/系统定义、架构与 RTL、IP/Subsystem/SoC 验证、仿真、形式验证、Palladium Z3 Emulation、Protium X3 Prototyping、综合/DFT/等价、中后端实现、最终签核、GDS/OASIS、Tapeout、Silicon Bring-up/Post-silicon。
1. 结论先行
Cadence 的数字芯片流程不是一条“单工具流水线”，而是两条持续闭环、在多个 release gate 汇合的主线：
- 设计与签核线：Cadence RTL Design Studio / Stratus → Genus 或 Innovus+ Synthesis → Modus DFT → Conformal → Innovus+ Implementation → Quantus / Tempus / Voltus / Pegasus → GDSII/OASIS。
- 验证与软件线：Verisium Manager → Jasper / Xcelium / VIP → Helium / Palladium Z3 / Protium X3 / Perspec / System VIP → IP、Subsystem、SoC 分层 closure。
最重要的四个判断是：
- Cadence 并不取代产品需求、PLM 或 ALM；Verisium Manager 负责把 specification/requirement、vPlan、测试、覆盖率、waiver 和多引擎结果关联起来，并可连接 Jama、JIRA、DOORS 等系统。Verisium Manager
- Palladium Z3 的强项是 RTL 仍在变化时的高可见度硬件验证、HW/SW co-verification、覆盖率和根因调试；Protium X3 的强项是 RTL 趋稳后的高吞吐软件开发、长回归和系统验证。两者互补，不是互相替代。Cadence Z3/X3 官方发布稿
- 当前数字中后端的主 cockpit 是 Innovus+ Synthesis and Implementation System；Genus、Innovus、Tempus、Quantus、Voltus、Pegasus 的核心能力仍然清晰存在，并通过共享引擎/数据库构成 in-design signoff。Innovus+
- Cadence 在 post-silicon 的强项是 Modus manufacturing test/diagnostics、Perspec/System VIP 测试复用、Cadence IP 专用 bring-up/diagnostic 软件，以及 pre-silicon 平台的故障复现；它没有一套可取代电源、示波器、JTAG/SWD probe、ATE、BERT、协议分析仪和 PFA 设备的通用实验室仪器。
2. 对流程图的 Cadence 映射
flowchart TD
A[产品需求 / Use Case / KPI] --> B[系统需求与 SoC Specification]
B --> C[架构与早期探索<br/>Helium / Stratus HLS / System VIP / Perspec / Integrity 3D-IC]
B --> VP[验证计划与需求追踪<br/>Verisium Manager]
C --> RTL[RTL/IP/SoC Design & Integration<br/>Cadence RTL Design Studio / Joules / Genus]
VP --> DV[IP → Subsystem → SoC DV<br/>Jasper / Xcelium / VIP / Verisium Debug]
RTL <--> DV
DV --> HW[系统级验证与早期软件<br/>Helium → Palladium Z3 → Protium X3]
RTL --> REL[分层 RTL Release / Freeze]
HW --> REL
REL --> MID[综合 / DFT / LEC<br/>Genus 或 Innovus+ / Modus / Conformal]
MID --> PNR[Floorplan → Placement → CTS → Routing<br/>Innovus+]
PNR <--> SIGN[Quantus RC ↔ Tempus STA/SI ↔ Voltus Power/EMIR<br/>Pegasus DRC/LVS/ERC/DFM ↔ Conformal/ECO]
SIGN --> GDS[GDSII / OASIS Release]
GDS --> TO[Tapeout]
TO --> SI[Silicon Bring-up / Post-silicon<br/>Modus Diagnostics / Perspec / System VIP / IP diagnostics<br/>+ 非 Cadence 实验室设备]
关键点
- 验证规划与软件开发不能等到架构完成后才开始：requirements traceability、vPlan、virtual platform、portable stimulus 应从 specification/architecture 阶段并行建立。
- Simulation、Formal、Emulation、Prototyping 不是四个串行关卡：它们按容量、速度、可见度和模型成熟度分工，并在 IP、Subsystem、SoC 各层反复交叠使用。
- DFT 不是综合网表完成后的单点动作：test architecture、scan/MBIST/LBIST、test power 与 physical awareness 要在架构/RTL 阶段进入预算；插入、ATPG、pattern simulation 和 diagnostics 再分阶段完成。
- PPA 反馈从 RTL 即已开始：Cadence RTL Design Studio、Joules RTL Power、Stratus 和 Genus 可在完整 P&R 前暴露 timing、area、power、congestion 与 floorplan 风险。
- LEC 不是一次性检查：综合、DFT 插入、P&R、每轮功能 ECO 以及最终 release netlist 后都应重新做等价验证；低功耗还要核对 UPF/CPF 语义。
- Signoff 不是只在布局布线结束后发生：Innovus+ 与 Quantus、Tempus、Voltus、Pegasus 的共享/集成引擎支持 in-design、增量式 closure，最终 signoff 是最后一次受控收敛与版本冻结。
- Tapeout 不是某一个 Cadence 工具的“输出按钮”：Innovus+ 可 stream-out GDSII/OASIS，Pegasus 等完成物理签核，但最终批准仍由项目、foundry、IP/封装/测试团队的 checklist 与数据版本共同决定。
- Post-silicon 超出纯 EDA 边界：Cadence 可覆盖 Modus diagnostics、Perspec/System VIP 测试复用、pre-silicon 平台复现和 Cadence IP 辅助诊断；真正 bring-up 还需要实验室仪器、ATE、探针和失效分析设备。
3. 阶段—工具—产物—关卡总表
| 阶段 | Cadence 主工具/平台 | 关键产物 | 典型 gate |
|---|---|---|---|
| 需求与验证策略 | Verisium Manager | 分层 vPlan、requirement traceability、test list、coverage goals、waiver/bug/release dashboard | 每项 requirement 有 owner、验证方法、覆盖目标与关闭证据 |
| 系统架构与早期软件 | Helium Virtual and Hybrid Studio；Perspec；System VIP；多 die 时 Integrity 3D-IC | Virtual/hybrid platform、CPU/外设模型、PSS 场景、性能/流量测试、早期 FW/OS boot baseline | 架构 KPI、关键 use case、软件启动路径和接口假设可测且版本化 |
| 算法/加速器微架构 | Stratus HLS；Jasper C Apps/C2RTL | C/C++/SystemC/MATLAB 模型、微架构探索结果、生成 RTL、C↔RTL 等价证据 | 功能等价、latency/throughput/area/power 预算满足 |
| RTL 开发与 PPAC readiness | Cadence RTL Design Studio；Joules RTL Power；Genus | RTL、SDC、UPF/CPF、早期 layout/PPAC、power baseline、逻辑网表 | 无严重 setup/lint 问题；时序、面积、功耗、拥塞风险可接受 |
| 静态/形式预检 | Jasper Superlint、CDC/RDC、FPV、Connectivity、CSR、SPV/LPV；SoC 级约束/CDC 用 Conformal Litmus | lint/CDC/RDC/constraints/property 报告、counterexample、waiver | 无未批准的结构、跨域、约束、功能或安全 blocker |
| 仿真、TB、VIP | Xcelium Logic Simulator；Simulation VIP / Formal VIP；可选 Specman | UVM/e TB、BFM/monitor/scoreboard、SVA、波形、回归、coverage DB | regression 稳定；assertion/functional/code coverage 达阶段目标 |
| Coverage 与 debug | Verisium Manager / Verisium Debug；Jasper COV/UNR；Xcelium Integrated Coverage | 多引擎 closure、UNR 证明、waiver、failure clusters、root-cause evidence | uncovered 被补测、正式证明 unreachable 或批准 waiver |
| IP/Subsystem/SoC system DV | System VIP、Perspec System Verifier；Xcelium/Jasper；规模上升后 Palladium | 自动生成 UVM/C TB、SoC traffic、coherency/data integrity/performance 测试、portable C/PSS tests | IP→Subsystem→SoC 复用通过；integration/connectivity/system KPI closure |
| HW/SW co-verification | Helium、Palladium Z3、Protium X3；AVIP、MMP、VirtualBridge、SpeedBridge/EDK | BIOS/FW/OS/driver/app images、boot checkpoint、长回归、真实 workload、接口验证 | reset/boot/memory/interrupt/I/O/power-state/软件栈 milestone 关闭 |
| 逻辑/物理综合 | Genus 或 Innovus+ Synthesis | mapped gate netlist、QoR、SDC、UPF、初步物理数据 | PPA 达标；RTL↔综合网表 Conformal 等价通过 |
| DFT/ATPG | Genus + Modus DFT Software Solution；Xcelium pattern sim；Conformal | Scan/压缩/OPCG/test point/IEEE 1500/1687/JTAG/MBIST/LBIST、scanDEF、ATPG patterns、diagnostic data | DFT rule clean；coverage/pattern/test time/test power 达标；LEC 与 pattern validation 通过 |
| Floorplan/Place/CTS/Route | Innovus+ / Innovus；CCOpt、GigaPlace/GigaOpt、routing；Cerebrus AI Studio 可选 | floorplan/PG、placed/CTS/routed DB、post-route netlist、DEF、拥塞与 QoR | 每阶段 MMMC timing、DRV、congestion、clock、route/antenna/PG gate 通过 |
| 寄生/时序/SI | Quantus Extraction + Tempus Timing Signoff | SPEF/xSPEF/RCDB/DSPF、MMMC STA/SI/noise/OCV/LVF、ECO | 全 signoff mode/corner setup/hold/DRV/noise 无未批准 violation |
| Power/EMIR | Voltus IC Power Integrity；与 Innovus/Tempus/Quantus 联动 | 静态/动态功耗、IR、signal/power EM、hotspot、reliability/ESD 数据 | IR、EM、power、activity 与 package 假设满足 foundry/项目限值 |
| Physical/DFM signoff | Pegasus Verification System / Pegasus DFM；已有 foundry deck 时也可能见 PVS | DRC/LVS/ERC/XOR/fill、lithography/CMP/critical-area 报告、error/waiver DB | 使用目标 foundry deck/revision；全部 clean 或正式 waiver |
| ECO/再次签核 | Tempus/Innovus/Voltus ECO；Conformal AI ECO；Quantus incremental | cell/buffer/route/functional ECO、增量寄生与重新签核结果 | ECO 后重新通过 LEC、STA/SI、EMIR、DRC/LVS/ERC |
| GDS/OASIS release | Innovus+ stream-out；Pegasus Design Review；可选 MaskCompose | 最终 GDSII/OASIS、netlist、signoff 报告、waiver、版本清单、checksum | release data 与 signoff data 完全一致；Foundry checklist 获接收 |
| Silicon bring-up | Modus Diagnostics；Perspec/System VIP；Cadence IP diagnostics；Allegro/Sigrity/Clarity/Celsius 辅助板/封装关联 | tester/MBIST/JTAG logs、boot/console/register dump、memory/I/O training、PVT/power/performance 数据、failure pareto | 从基本上电到完整软件/性能、可靠性与量产测试逐层通过 |
总入口：Cadence Verification；Cadence Digital Design and Signoff。
4. 前端设计与验证的正确分层
4.1 需求、vPlan 与验证闭环
Verisium Manager 是验证项目的“控制平面”，不是 simulator：
- 连接 specification 和外部 requirements/ALM。
- 建立 IP、Subsystem、SoC 分层 vPlan。
- 调度 regression/job，并汇总 Xcelium、Jasper、Palladium、Protium 的 coverage 与状态。
- 将 test、requirement、coverage、waiver、bug 和 release milestone 关联。
当前产品名是 Verisium Manager；ASK 和较旧材料常写 Verisium Manager (vManager)。IMC/Integrated Metrics Center 是覆盖分析组件，不等于完整的验证管理平台。
4.2 架构与 RTL 创建
- Helium Virtual and Hybrid Studio：在 RTL 不完整时用虚拟 CPU/外设启动软件；随后把部分模型替换为 Xcelium、Palladium 或 Protium 上的 RTL，适合早期 BIOS/FW/OS 与 HW/SW co-debug。Helium
- Stratus HLS：从 C/C++/SystemC/MATLAB 到 RTL，做 accelerator 的微架构与 PPA 探索；内部使用 Genus/Joules 能力。Stratus HLS
- Cadence RTL Design Studio：在 handoff 前把实现级 timing/area/power/congestion 反馈带回 RTL；这是现行名称，替代旧名 Joules RTL Design Studio。RTL Design Studio
- Joules RTL Power Solution：独立的早期功耗产品，可接收 Xcelium/Palladium 活动，并把功耗相关性延伸到 Genus/Innovus/Voltus；不要和 RTL Design Studio 混为一个产品。Joules RTL Power
- Innovus SoC Architecture Information (SAI) flow：ASK 中的早期设计方法，可在完整 RTL 尚未就绪时把高层 block diagram 转成初步 netlist、module boundary 和 timing constraints，用于 early floorplan/timing；它是方法流，不应误写成通用需求管理工具。ASK：SAI flow
4.3 RTL signoff、Simulation、Formal 与 VIP
- Jasper Superlint：自动生成高价值检查，发现 coding/synthesis/FSM/dead-code/DFT 等 RTL 问题。
- Jasper CDC App：同时覆盖 CDC 与 RDC，含 structural、functional、reconvergence、metastability 与 waiver validation。Jasper CDC/RDC
- Conformal Litmus：面向 SoC 级 SDC/constraints 与 CDC signoff，使用与 Tempus 一致的解释来检查 RTL 到 implementation 的一致性。Conformal Technologies
- Xcelium：详细逻辑仿真主引擎，覆盖 SystemVerilog/VHDL/SystemC/e、UVM、SVA、IEEE 1801、gate-level、mixed-signal、安全与 PowerPlayback 等 use model。Xcelium
- Jasper Formal Verification Platform：平台；FPV、CDC、Superlint、Connectivity、CSR、SEC、LPV、SPV、COV、UNR 等是 Apps。Jasper functional formal 与 Conformal implementation equivalence 的任务不同。Jasper
- Simulation VIP / Formal VIP：协议验证内容库，不是 simulator；System VIP 是 SoC 级 testbench、traffic、scoreboard 和 automation 套件。System VIP
- Perspec System Verifier：基于 Portable Stimulus/PSS 的系统用例生成与复用，可把场景带到 Xcelium、Palladium、Protium 和 post-silicon board。Perspec
4.4 IP → Subsystem → SoC 建议
IP DV
- Jasper Superlint/CDC/FPV + Xcelium UVM/SVA + Simulation/Formal VIP。
- 交付 clean RTL、interface assertions、coverage model、formal properties、waiver 和稳定 regression。
Subsystem DV
- 复用 IP UVM/VIP，增加 Jasper Connectivity/CSR、System VIP scoreboard/traffic、Perspec 场景。
- Xcelium 做高可见度细节调试；容量、软件负载或运行长度上升后进入 Palladium。
SoC DV
- System VIP 验证 interconnect/cache/data integrity/performance。
- Perspec 生成 PSS/C system tests；Helium 做 virtual/hybrid 软件启动。
- Palladium Z3 做 full-chip RTL/HW-SW debug；Protium X3 做长软件回归和系统验证。
- Verisium Manager/Debug 提供统一 closure 与跨引擎 root cause。
5. Palladium Z3 与 Protium X3
官方名称是 Palladium Z3 Enterprise Emulation Platform 与 Protium X3 Enterprise Prototyping Platform。两者于 2024 年以第三代 Dynamic Duo III 发布。
| 维度 | Palladium Z3 Enterprise | Protium X3 Enterprise |
|---|---|---|
| 核心技术 | Cadence 自研、面向 emulation 的大规模并行处理器 | AMD Versal Premium VP1902 FPGA/adaptive SoC，多 FPGA 自动分区与 P&R |
| 最佳阶段 | RTL 仍频繁改变；IP/Subsystem/SoC 硬件验证和深度 debug | RTL 趋稳；BIOS/FW/OS/driver/application、长回归和系统验证 |
| 要回答的问题 | “硬件何时、为何出错？覆盖率缺口在哪里？” | “完整软件栈能否快速、长期、接近真实系统运行？” |
| 容量公开口径 | Dynamic Duo 作业从 16M 到 48B gates | Dynamic Duo 作业从 16M 到 48B gates |
| 相对上一代 | 超过 2× 容量、最高约 1.5× Z2 性能 | 超过 2× 容量、约 1.5× X2 性能 |
| 编译公开口径 | 模块化编译，产品页称十亿门级目标每天约 3 turns、Enterprise <8 h |
自动 partition/optimization + Vivado P&R，产品页称 Enterprise <24 h |
| Debug | FullVision、Dynamic Probes/trigger、Record and Replay、Save/Restore、覆盖率/断言、4-state | FullVision、Record & Replay、SVA transaction monitor、backdoor memory、runtime force/release、JTAG/UART |
| 接口 | AVIP、MMP、VirtualBridge、Virtual Debug；SpeedBridge/EDK/ICE | 同一接口家族，利于从 Z3 迁移并进行高速/真实 I/O 验证 |
| 低功耗/混合信号 | 4-State Emulation、RNM、UPF 多电源域、DPA、Safety App | 重点是软件与系统吞吐；精细功耗窗口通常回到 Z3/Xcelium/Joules/Voltus 链路 |
来源：Palladium、Protium、Dynamic Duo III。公开数字是厂商规格或典型目标，实际 performance/compile time 取决于设计、时钟、分区、FPGA timing closure、接口和 workload。
5.1 “统一编译”应如何理解
Cadence 的准确表述是 shared/unified front-end compiler、functional congruency、common virtual and physical interfaces：
- 同一 RTL、同一前端语义和测试环境可从 Palladium 移到 Protium。
- MMP、SpeedBridge、EDK、AVIP、VirtualBridge、Virtual Debug 可复用。
- Z3 后端映射到 Cadence emulation processor，X3 后端仍要做 FPGA partition/optimization/Vivado place-and-route。
- 因此它不是“一个相同 binary 同时烧到 Z3 与 X3”，而是前端、验证环境、接口和行为的一致性。
5.2 推荐的验证阶梯
Jasper 静态/形式 → Xcelium 详细仿真 → Palladium Z3 full-chip hardware/HW-SW debug → Protium X3 高吞吐软件与长回归 → Silicon
Helium 可以更早启动软件，并以 hybrid 方式把虚拟模型与 Xcelium/Z3/X3 RTL 混合。Palladium 和 Protium 都可以用 AVIP/VirtualBridge 做虚拟连接，或用 SpeedBridge/EDK 做 in-circuit/真实 I/O 连接。
5.3 三种 Replay 不要混淆
- Palladium Record and Replay：保存/回退长运行的 checkpoint，结合 Save/Restore 避免反复启动 OS。
- Protium Record & Replay：在高速、长软件场景中保留和重现故障窗口。
- Xcelium PowerPlayback：把 Palladium/Xcelium 的 0-delay 活动回放到带 SDF 的 gate netlist，重建 glitch，服务动态功耗分析；它不是普通的软件 workload replay。
5.4 Enterprise 与 System Studio 不同
- Enterprise Z3/X3 是数据中心、多机架、可扩展平台，公开上限为 48B gates。
- Palladium Z3 System Studio 是较小的独立系统，公开规格为最高 128M gates、512GB user/debug memory、4 个 ICE port、最多 8 用户。Z3 System Studio
- Protium X3 System Studio 公开规格为最高 250M usable ASIC gates；不能把这个数字误写成 Enterprise 上限。X3 System Studio
6. 中端：综合、DFT、LEC 与 PPA 闭环
6.1 综合
- Genus Synthesis Solution：RTL/Liberty/SDC/UPF → mapped gate netlist 和 QoR；支持 physical-aware/iSpatial 协同。Genus
- Innovus+ Synthesis and Implementation：当前统一 RTL-to-GDS cockpit，融合 synthesis 与 physical implementation；传统 Genus→Innovus 分立模式仍可见、仍受支持。
- Cadence RTL Design Studio/Joules 把 PPAC 和功耗反馈前移；Cerebrus AI Studio 可作为跨 block/flow 的探索与优化层，不替代 golden signoff tools。
6.2 DFT 与 ATPG
Genus + Modus 的典型分工：
- Genus/Modus cockpit：scan、2D Elastic Compression、OPCG、test point、IEEE 1500 wrapper、IEEE 1687/IJTAG、JTAG、MBIST/LBIST 的规划/插入。
- Modus ATPG：stuck-at、transition/delay 等 fault model 的 ATPG、pattern compact、coverage、test power、hierarchical/partitioned ATPG。
- Modus Diagnostics：从 tester failure 定位 defect candidates、physical callout、wafer/lot pareto 与 yield limiter。
- Xcelium：ATPG/LBIST/MBIST pattern simulation。
- Conformal：functional mode 下验证 pre/post-DFT 等价。
6.3 等价与低功耗审计
Conformal AI Studio 当前包括：
- Conformal AI Equivalence：RTL↔synthesis、pre/post-DFT、pre/post-P&R、pre/post-ECO，必要时一直到 final LVS/SPICE netlist。
- Conformal AI ECO：生成与验证 pre-mask/post-mask functional ECO patch。
- Conformal AI Low Power：验证 UPF/CPF、电源域、level shifter、isolation、retention 和 low-power implementation consistency。
7. 后端实现与最终签核
7.1 Innovus+ 实现主线
Floorplan/partition/PG → placement/GigaPlace/GigaOpt → CTS/CCOpt → routing → chip finishing/metal fill → post-route optimization/ECO
Innovus+ 原生集成 Tempus、Quantus、Voltus 与 Pegasus，以便在实现阶段获得 signoff-correlated timing、RC、power integrity 和 DRC 反馈。Innovus+
7.2 Golden signoff 分工
| Signoff 域 | Cadence 工具 | 关键检查/输出 |
|---|---|---|
| RC extraction | Quantus Extraction Solution | SPEF/xSPEF/SSPEF、RCDB、DSPF/xDSPF、SPICE/Extracted View；foundry-qualified techfile 与所有 corners |
| Timing/SI | Tempus Timing Signoff | MMMC STA、setup/hold、SI/noise、OCV/SOCV/LVF、robustness、timing ECO |
| Power/IR/EM | Voltus IC Power Integrity | 静态/动态 power、IR、power/signal EM、hotspot、vector/vectorless、package-aware 分析 |
| Physical | Pegasus Verification System | DRC、LVS、ERC/reliability、XOR、fill、结果/waiver review |
| DFM | Pegasus DFM | lithography hotspot、CMP、critical-area/yield；是否 mandatory 由 foundry 定义 |
| Logical/low-power equivalence | Conformal | RTL/netlist/layout/LVS netlist 等价，UPF/CPF 与实现结构一致 |
| Test | Modus | DFT rule、fault coverage、patterns、test time/power、diagnostics、MBIST/LBIST |
产品入口：Quantus、Tempus、Voltus、Pegasus。
7.3 ECO 闭环
- Timing/physical ECO：Tempus ECO → Innovus 实施 → Quantus incremental extraction → Tempus/Voltus/Pegasus 重签核。
- IR-aware ECO：Voltus 识别热点，Innovus/Tempus 执行 power-grid/cell/buffer/route 修复。
- Functional ECO：Conformal AI ECO 生成 patch，Innovus 实施，Conformal 再做等价验证。
- 每个 ECO 都必须重新跑受影响的 LEC、STA/SI、EMIR、DRC/LVS/ERC；“ECO 完成”不等于“signoff 完成”。
7.4 GDS/OASIS 与 Tapeout
- Innovus+ 输出最终 GDSII/OASIS；Pegasus Design Review 做 overlay/XOR、错误与 waiver 审阅、格式/几何检查。
- 最终 release package 还应包括 netlist、SPEF/RC corner、STA/SI、Voltus、DRC/LVS/ERC、LEC、DFT/ATPG、waiver、tool/deck/version manifest 和 checksum。
- Tapeout approval 是企业/Foundry 流程，不是某个 Cadence 按钮。
- MaskCompose 只在 IDM/Foundry/mask-shop 的 reticle/wafer/jobdeck/mask prep 场景中使用，普通 fabless 项目不一定运行。Pegasus MaskCompose
8. 低功耗与动态功耗闭环
8.1 IEEE 1801/UPF 全流程
Power intent/UPF → Xcelium 动态 power-aware simulation → Jasper LPV 穷尽验证 → Genus/Innovus 实施 → Conformal Low Power 静态审计/等价 → Voltus power/EMIR signoff
Joules/RTL Design Studio 把功耗和 PPAC 反馈前移；Cadence 的低功耗方法覆盖 architecture、verification、implementation 和 signoff。Cadence Low-Power Solution
8.2 长 workload 到签核功耗
推荐链路：
真实 FW/SW workload → Palladium Z3 DPA 定位 peak/window → Joules RTL power 或 Xcelium PowerPlayback 重建 gate-level glitch activity → Voltus dynamic power/IR/EM signoff
这条链把“长时间真实软件激励”与“实现/签核级功耗精度”连接起来；Palladium 的价值是找到有意义的 activity window，Voltus 的职责仍是 golden power integrity signoff。
9. 3D-IC / Chiplet 分支
多 die 时，主 cockpit 是 Integrity 3D-IC Platform，并联：
- Innovus+：数字 die partition/implementation。
- Virtuoso Studio：custom/analog die。
- Allegro X Advanced Package Designer：interposer/package。
- Tempus：inter-die STA。
- Voltus：die/stack/package-aware power 与 EM/IR。
- Pegasus：inter-die connectivity、DRC/LVS。
- Sigrity X / Clarity 3D：package 与 die-to-die SI/PI/EM。
- Celsius：electrothermal、stress/warpage。
Gate 必须同时满足“每个 die clean”和“整个 stack/package clean”。Integrity 3D-IC
10. Silicon Bring-up / Post-silicon
| Bring-up 层级 | 主要动作 | Cadence 对应能力 | Exit 证据 |
|---|---|---|---|
| 0. Board/package readiness | 电源树、时钟、reset、pinout、SI/PI/thermal 预关联 | Allegro X、Sigrity X、Clarity、Celsius；pre-silicon Palladium/Protium/Helium | board review、power/clock plan、SI/PI/thermal margins |
| 1. 首次上电与 debug access | rails/current、clock/reset、JTAG/console | 设计中预埋 JTAG/boundary scan/iJTAG；Palladium/Protium 先验证 sequence | rails/current 正常，reset/clock/JTAG/console 可访问 |
| 2. Manufacturing/BIST smoke | scan、boundary scan、MBIST/LBIST、memory repair | Modus patterns 与 Modus Diagnostics | scan/MBIST/LBIST pass、repair/fuse/coverage/fail logs |
| 3. CPU/ROM/bare-metal | Boot ROM、CPU、timer、interrupt、cache、register | Perspec/System VIP portable tests；Helium/Z3/X3 故障复现 | boot/console/register dump、smoke tests pass |
| 4. Memory 与高速 I/O | DDR/HBM training、PCIe/CXL/SerDes link/loopback/BER | Cadence memory/PCIe/UCIe IP 若被采用，通常带专用 JTAG/BIST/training/diagnostic software | training、BIST、eye/shmoo、link/compliance results |
| 5. OS/driver/application | Linux/Android、drivers、power states、长 workload | Perspec/System VIP 测试复用；与 Protium/Z3/Helium trace 对照 | OS boot、driver/device、suspend/resume、应用回归 |
| 6. Performance/power/PVT | benchmark、thermal、voltage/frequency、stress | Perspec/System VIP 场景；前期 Voltus/Sigrity/Celsius 相关性分析 | performance、power、thermal、PVT shmoo、errata |
| 7. Yield ramp/failure analysis | tester fail、volume diagnosis、physical callout、pareto | Modus Diagnostics | defect candidates、wafer/lot pareto、PFA sample selection、yield limiter |
边界要写清楚：Palladium、Protium、Helium 都是 pre-silicon/shift-left 平台，不是用于直接探测真实芯片的通用 lab instrument。真实硅后仍依赖非 Cadence 的电源、ATE、wafer prober、JTAG/SWD probe、示波器、BERT、协议分析仪、thermal chamber、SEM/FIB/PFA 等设备。
Perspec 的价值在于把同一抽象用例生成到 virtual、Xcelium、Palladium、Protium 和 silicon/ATE，减少 pre/post-silicon 测试重写。Perspec + ATE 官方案例
11. 建议的里程碑与交付包
以下是基于 Cadence 能力整理的工程建议，不是 Cadence 或 Foundry 的唯一标准。
IP RTL Release
- Synthesizable RTL、IP configuration、SDC、UPF/CPF、memory/IP-XACT 描述版本锁定。
- Lint、CDC/RDC、constraints clean；waiver 经审核。
- Xcelium regression/SVA 稳定；Jasper properties/proofs 和 coverage/UNR 关闭。
- Interface assertions、VIP configuration、coverage model、formal assumptions 与 regression scripts 可复用。
Subsystem RTL Release
- IP integration/connectivity/CSR/address map、clock/reset/power-domain 交叉检查通过。
- System VIP/Perspec 关键 use case、coherency/data integrity/performance 通过。
- Subsystem software/firmware smoke boot；Palladium 准备度或仿真替代证据清楚。
SoC RTL Freeze
- vPlan 中所有 blocker requirement 有关闭证据；未关闭项有 owner、risk、waiver 和 post-freeze 计划。
- Full-chip build/elaboration/lint/CDC/RDC/UPF/constraints/formal gates 通过。
- Xcelium selected regressions + Palladium full-chip boot/system workloads + Protium software regressions 达目标。
- DFT architecture、test modes、MBIST/LBIST/JTAG、SDC/UPF、macro/library/physical assumptions 冻结。
- Genus/RTL Design Studio/Joules 的 PPAC、timing、power、congestion baseline 达到 implementation handoff 标准。
Tapeout Signoff
- Conformal LEC/Low Power clean。
- Tempus 全 MMMC setup/hold/SI/DRV clean。
- Voltus power/IR/EM clean。
- Pegasus DRC/LVS/ERC/XOR/fill/DFM 按 Foundry 要求 clean。
- Modus coverage/pattern/test-power/test-time/diagnostics 通过。
- GDS/OASIS、netlist、SPEF、reports、waiver、deck/tool/version 和 checksum 与 signoff snapshot 一致。
12. 容易混淆的产品名
- Cadence RTL Design Studio 是现行名；替代旧名 Joules RTL Design Studio。Joules RTL Power Solution 仍是独立功耗产品。
- Innovus+ Synthesis and Implementation System 是当前统一 RTL-to-GDS 平台；Genus、Innovus、Tempus、Quantus、Voltus、Pegasus 仍是其核心/关联技术与独立产品。
- Verisium Manager 的旧/常用名是 vManager；Verisium Debug 是当前统一 debug 方向。Indago/SimVision 仍会出现在既有或特定版本流程中。
- Jasper 负责设计功能/属性、CDC/RDC、connectivity、安全、coverage 等 formal/static；Conformal 负责 synthesis/DFT/P&R/ECO/low-power 变换后的独立等价与静态审计。
- Palladium Z3 = Emulator；Protium X3 = FPGA Prototype。不要写成 Palladium X3 或 Protium Z3。
- Pegasus 是当前 physical verification 主平台；PVS 仍可能因历史项目或 foundry-certified deck 存在，但不应把两者无条件并列为每次都跑。
13. Cadence ASK / Support 中已核对的入口
下列页面需要 Cadence 登录或相应 entitlement。部分 ASK 资料明确标注 Cadence Confidential；本报告只做流程级归纳与链接，不复制其附件或长段内容。
- Optimizing Digital Full Flow: From RTL to GDSII with Cadence Solutions
- Cadence RTL Design Studio / 原 Joules RTL Design Studio Product Page
- Innovus SoC Architecture Information (SAI) flow
- Verisium Manager vPlan/coverage Technical Update
- Xcelium 与 vManager regression/coverage
- Jasper FPV/Coverage/Superlint 实验
- Jasper CDC/RDC metastability-aware signoff
- Xcelium gate-level simulation methodology
- Genus/Modus/Conformal/Xcelium：DFT compression 集成 RAK（ASK 搜索入口）
- Palladium Z3：WXE 24.05 支持说明
- Protium X3 Hardware Introduction
- Palladium/Protium Memory Model ICE/IXCOM 编译说明
- Pegasus DRC/LVS/FILL batch flow
- Voltus/Tempus IR-aware ECO
14. 最简工具栈清单
若只需要一页式选型，可记为：
- Requirements / Planning / Closure：Verisium Manager
- Architecture / Virtual / PSS：Helium、Stratus HLS、Perspec、System VIP；多 die 用 Integrity 3D-IC
- RTL / PPAC / Power：Cadence RTL Design Studio、Joules RTL Power、Genus
- Lint / CDC / Formal / Security：Jasper Apps；SoC constraints/CDC 用 Conformal Litmus
- Simulation / UVM / VIP：Xcelium、Simulation/Formal VIP、可选 Specman
- Debug / AI regression：Verisium Debug 与 Verisium Apps
- Emulation / Prototype：Palladium Z3、Protium X3；Helium/AVIP/MMP/VirtualBridge/SpeedBridge
- DFT / ATPG / Diagnostics：Genus + Modus
- Equivalence / Low Power / ECO：Conformal AI Studio
- RTL-to-GDS：Innovus+
- RC / STA-SI / EMIR / PV-DFM：Quantus / Tempus / Voltus / Pegasus
- 3D-IC / Package / Thermal：Integrity 3D-IC、Allegro X APD、Sigrity X、Clarity、Celsius
- Post-silicon reuse：Modus Diagnostics、Perspec/System VIP、Cadence IP diagnostics + 第三方 lab/ATE/PFA 设备
