在数字集成电路设计中，后端物理实现是将逻辑网表转化为可制造芯片版图的关键环节。本文基于对 Cadence 支持网站的研究，系统性地介绍 Cadence Innovus 工具中 Stylus Common User Interface (CUI) 流程的各个关键阶段，帮助数字后端工程师全面理解现代物理设计流程。

概述

Cadence Innovus 是业界领先的数字后端设计平台，采用 Stylus Common User Interface (CUI) 作为现代实现流程。该流程通过 set_db flow_schedule 和 run_flow 命令实现自动化管理，将复杂的物理设计过程分解为九个标准化阶段。

这些阶段按照执行顺序依次为：CreateDB → PrePlace → FloorPlan → Place → Cts → CtsOpt → Route → RouteOpt → EcoRoute

数字后端流程详解

1. CreateDB（create_db）- 初始化阶段

功能定位： 设计数据库的创建与初始化

CreateDB 是整个物理实现流程的起点，负责建立设计的内部数据库环境。这个阶段完成以下关键任务：

• 加载设计网表：读取来自逻辑综合工具（如 Genus）的 Verilog 网表
• 导入物理库：加载工艺厂提供的 LEF（Library Exchange Format）文件，包含标准单元和宏单元的物理抽象信息
• 配置时序约束：读取 SDC（Synopsys Design Constraints）文件，定义时钟、输入/输出延迟等时序要求
• 设置 MMMC：配置多模式多角点（Multi-Mode Multi-Corner）分析环境

关键命令：

create_db
read_mmmc mmmc_config.tcl

工程意义： CreateDB 建立了后续所有物理实现步骤的数据基础，确保设计信息的完整性和一致性。

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2. PrePlace（pre_place）- 布局预处理

功能定位： 标准单元布局前的约束与准备

在正式进行单元布局之前，PrePlace 阶段对设计施加必要的物理约束，以指导布局引擎的优化方向：

• 设置单元间距：定义标准单元之间的最小间距（Cell Padding），为后续布线预留空间
• 配置密度约束：限制特定区域的单元密度，避免局部拥塞
• 应用物理约束：设定保护环、禁布区（Blockage）等物理规则
• 工艺节点配置：指定设计工艺节点的特定参数

关键命令：

set_db design_process_node 7
set_db place_global_cell_padding 2

工程意义： PrePlace 的合理配置直接影响后续布局的可布线性（Routability）和时序收敛难度。

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3. FloorPlan（floorplan）- 布图规划

功能定位： 芯片物理结构的全局规划

FloorPlan 是数字后端设计中最具战略性的阶段，决定了芯片的基本物理架构：

主要任务

1. 芯片尺寸定义
   • 确定 Die 面积和 Core 区域
   • 设置长宽比（Aspect Ratio）和利用率（Utilization）
2. I/O 引脚放置
   • 根据封装要求放置输入/输出引脚
   • 配置引脚方向和层级
3. 宏单元布局
   • 放置存储器模块（SRAM、ROM）
   • 定位硬核 IP（如 PLL、ADC）
   • 规划宏单元之间的相对位置
4. 电源规划（Power Planning）
   • 创建电源/地环（Power/Ground Rings）
   • 添加电源条带（Power Stripes）
   • 构建电源网格（Power Mesh）

关键命令：

create_floorplan -core_utilization 0.7 -aspect_ratio 1.0
add_rings -nets {VDD VSS} -width 5 -spacing 2
add_stripes -nets {VDD VSS} -layer M4 -width 0.5

工程意义： 优秀的 FloorPlan 可以显著降低布线拥塞，减少信号完整性问题，并为时序优化创造良好条件。

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4. Place（place）- 标准单元布局

功能定位： 将逻辑门自动放置到芯片版图中

Place 阶段是物理实现的核心步骤之一，布局引擎根据时序约束、物理规则和优化目标，自动确定每个标准单元的精确位置：

布局优化目标

• 最小化线长：减少互连延迟和功耗
• 满足时序约束：优化关键路径的单元位置
• 平衡密度分布：避免局部过度拥塞
• 优化可布线性：为后续布线留出足够空间

布局阶段划分

1. 全局布局（Global Placement）：粗粒度快速布局
2. 详细布局（Detail Placement）：精细调整，消除重叠
3. 试布线（Trial Routing）：生成虚拟布线以获得更准确的时序估计

关键命令：

place_design -concurrent_macros

工程意义： 布局质量直接决定了后续 CTS 和 Route 阶段的难度。优秀的布局可以使时序收敛更容易，布线拥塞更少。

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5. Cts（cts）- 时钟树综合

功能定位： 构建低偏斜的时钟分发网络

Clock Tree Synthesis (CTS) 负责设计时钟信号的分发结构，确保时钟以最小偏斜（Skew）和插入延迟到达所有时序单元（触发器、锁存器）：

时钟树设计目标

• 最小化时钟偏斜：减少不同 FF 之间的时钟到达时间差异
• 控制插入延迟：平衡时钟路径的总延迟
• 降低功耗：优化时钟树的动态功耗
• 满足 Slew 约束：控制时钟信号的转换时间

时钟树构建技术

• 使用时钟缓冲器（Clock Buffer）和反相器（Inverter）
• 采用 H-tree、X-tree 等平衡拓扑结构
• 应用 Clock Gating 技术降低功耗

关键命令：

ccopt_design

工程意义： 时钟网络的质量直接影响芯片的最高工作频率和功能正确性。CTS 是数字设计中最关键的物理实现步骤之一。

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6. CtsOpt（cts_opt）- 时钟树优化

功能定位： CTS 后的联合时序优化

CtsOpt 阶段在时钟树已经构建完成的基础上，进行更精细的时序优化。此时使用的是 实际传播的时钟延迟（Propagated Clock），而不是理想时钟：

优化重点

• 修复建立时间违例（Setup Violations）：调整数据路径延迟
• 修复保持时间违例（Hold Violations）：插入延迟单元或调整布局
• 平衡时钟与数据路径：同时优化时钟树和数据通路
• 优化跨时钟域路径：处理多时钟域设计的时序问题

关键命令：

opt_design -post_cts

工程意义： CtsOpt 是从理想时钟向真实物理时钟转变后的第一次全面时序优化，对时序收敛至关重要。

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7. Route（route）- 全局与详细布线

功能定位： 为所有信号网创建实际金属连线

Route 阶段完成了从逻辑网表到物理版图的最后一步关键转换，在金属层上创建实际的互连线：

布线分两个子阶段

1. 全局布线（Global Routing）
   • 在粗粒度网格上规划布线路径
   • 分配布线资源，避免拥塞
   • 生成布线引导（Routing Guide）
2. 详细布线（Detail Routing）
   • 在精确网格上完成实际布线
   • 遵守 DRC（Design Rule Check）规则
   • 处理短路、开路等问题
   • 生成完整的金属连接

布线约束

• 遵守工艺设计规则（线宽、间距）
• 满足天线效应规则（Antenna Rules）
• 控制串扰（Crosstalk）
• 优化布线层的使用

关键命令：

route_design

工程意义： 布线完成后，设计从抽象的网表真正转化为可制造的物理版图。布线质量直接影响芯片性能、良率和可靠性。

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8. RouteOpt（route_opt）- 布线后优化

功能定位： 基于实际寄生参数的最终时序优化

RouteOpt 是使用 真实提取的寄生参数（RC Extraction） 进行的最精确时序优化阶段：

优化任务

• 时序优化：基于实际布线寄生的 Setup/Hold 修复
• DRC 修复：解决布线违反设计规则的问题
• 信号完整性优化：修复串扰、电压降等 SI 问题
• 天线效应修复：添加天线二极管或跳线

优化技术

• 调整单元尺寸（Cell Sizing）
• 插入缓冲器（Buffer Insertion）
• 重新布线（Reroute）
• 门克隆（Gate Cloning）

关键命令：

opt_design -post_route

工程意义： RouteOpt 是实现时序收敛的最后机会。此阶段的寄生参数最接近 Sign-off 工具的提取结果，是确保芯片功能正确性的关键步骤。

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9. EcoRoute（eco_route）- 工程变更布线

功能定位： 增量式小规模变更的快速布线

EcoRoute 用于处理 Engineering Change Order (ECO)，即在设计后期进行的小规模修改：

应用场景

• 后期功能修复：修正逻辑错误
• 时序微调：针对性修复个别时序违例
• DRC 清理：解决剩余的设计规则违例
• 金属层修复：修补少量布线问题

ECO 类型

• 功能 ECO：逻辑网表变更
• 物理 ECO：仅布线或布局微调
• 时序 ECO：针对关键路径的优化

关键命令：

eco_route

工程意义： ECO 能力使得设计团队可以在不重新运行完整物理实现流程的情况下，快速响应设计变更需求，在流片前的紧张时刻节省宝贵时间。

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完整流程图

graph TD
    A[CreateDB<br/>创建设计数据库] --> B[PrePlace<br/>布局预处理]
    B --> C[FloorPlan<br/>布图规划]
    C --> D[Place<br/>标准单元布局]
    D --> E[Cts<br/>时钟树综合]
    E --> F[CtsOpt<br/>时钟树优化]
    F --> G[Route<br/>全局详细布线]
    G --> H[RouteOpt<br/>布线后优化]
    H --> I[EcoRoute<br/>工程变更布线]
    I --> J[Sign-off<br/>最终签核]
    
    style A fill:#e1f5ff
    style C fill:#fff4e1
    style E fill:#ffe1e1
    style G fill:#e1ffe1
    style J fill:#f0e1ff

自动化流程管理

Innovus Stylus CUI 提供了强大的流程自动化能力，通过简单的命令即可执行完整的物理实现流程：

设置流程调度

# 定义要执行的流程阶段
set_db flow_schedule {
    create_db
    pre_place
    floorplan
    place
    cts
    cts_opt
    route
    route_opt
}

# 执行流程
run_flow

分阶段执行

也可以逐阶段执行以便于调试和优化：

# 执行单个阶段
run_flow -stage floorplan

# 执行到特定阶段
run_flow -to_stage cts

关键设计考量

1. 时序收敛策略

• 前期布局优化：在 Place 阶段就要关注时序，避免后期大规模修改
• CTS 质量控制：时钟树质量直接决定了后续优化的难度
• 迭代优化：在 CtsOpt 和 RouteOpt 阶段可能需要多轮迭代

2. 功耗优化

• 时钟门控：在 CTS 阶段充分利用 Clock Gating
• 电源域划分：FloorPlan 阶段合理规划多电压域
• 动态功耗：通过布线优化降低互连电容

3. 可靠性设计

• 电迁移（EM）：RouteOpt 阶段检查电流密度
• IR Drop：在 FloorPlan 阶段设计足够强壮的电源网络
• 串扰控制：布线时保持足够的信号间距

工具集成与数据流

Innovus 工具与前后端工具的集成关系：

前端综合 (Genus)
    ↓ Verilog 网表 + SDC
[CreateDB]
    ↓
物理实现 (Innovus)
    ↓ GDSII
后端验证
    ├─ DRC (Pegasus/Calibre)
    ├─ LVS (Pegasus/Calibre)
    ├─ 寄生提取 (Quantus QRC)
    └─ 时序签核 (Tempus)

最佳实践建议

1. FloorPlan 阶段

• 预留 10-15% 的面积余量用于优化
• 将功能相关的模块布局在临近区域
• 确保电源网格的 IR Drop 在可接受范围内（< 5%）

2. 布局阶段

• 监控布局密度，避免局部热点（建议 < 80%）
• 关注关键路径的布局，使用 Guide 或 Region 约束
• 在布局阶段就要考虑可布线性

3. CTS 阶段

• 设置合理的时钟偏斜目标（通常 < 50ps）
• 平衡时钟树的功耗和性能
• 处理好多时钟域之间的隔离

4. 布线阶段

• 分层使用金属层（低层走短距离，高层走长距离）
• 预留足够的布线资源（拥塞率 < 85%）
• 及早发现并解决布线拥塞问题

常见问题与解决方案

问题	阶段	解决方案
时序收敛困难	CtsOpt/RouteOpt	调整综合策略、优化 FloorPlan、增加面积
布线拥塞	Route	降低密度、调整宏布局、增大芯片面积
时钟偏斜过大	Cts	重新配置 CTS 参数、检查时钟树拓扑
功耗超标	全流程	启用时钟门控、降低工作频率、优化电源域
DRC 违例	RouteOpt	调整布线规则、手动修复、ECO 处理

参考资料

• Cadence Innovus Stylus Common UI User Guide
• Block Implementation Flow using Stylus CUI
• Cadence Online Support - Digital Implementation 文档集

总结

数字后端物理实现是一个复杂的多阶段流程，从初始的数据库创建到最终的 ECO 修复，每个阶段都有其特定的目标和挑战。Cadence Innovus Stylus CUI 通过标准化的九阶段流程，为设计工程师提供了清晰的工作框架。

理解这些阶段的功能、相互关系和优化要点，对于掌握现代数字后端设计至关重要。随着工艺节点的持续演进和设计复杂度的不断增加，自动化工具与工程师经验的结合将继续推动芯片设计效率的提升。

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关键词： 数字后端、物理设计、Cadence Innovus、Stylus CUI、布图规划、时钟树综合、布线优化、EDA 工具